芯片的老化测试，工件清洁度检测

芯片的老化测试，工件清洁度检测

设计初期系统级芯片测试。SoC的基础是深亚微米工艺，对Soc器件的测试需要采用全新的方法。由于每个功能元件都有其自身的测试要求，设计工程师必须在设计初期就做出测试规划。

目录

1准备规划2面临问题3挑战

准备规划

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为SoC设备所做的逐块测试规划必须实现：正确配置用于逻辑测试的ATPG工具；测试时间短；新型高速故障模型以及多种内存或小型阵列测试。对生产线而言，诊断方法不仅要找到故障，还要将故障节点与工作正常的节点分离开来。只要有可能，应该采用测试复用技术以节约测试时间。在高集成度IC测试领域，ATPG和IDDQ的可测试性设计技术具备强大的故障分离机制。

需要提前规划的其他实际参数包括：需要扫描的管脚数目和每个管脚端的内存数量。可以在SoC上嵌入边界扫描，但并不限于电路板或多芯片模块上的互连测试。

芯片尺寸在不断减小，但一个芯片依然可封装几百万个到上1亿个晶体管，测试模式的数目已经增加到前所未有的程度，从而导致测试周期变长，这一问题可以通过将测试模式压缩来解决，压缩比可以达到20%至60%。对现在的大规模芯片设计，为避免出现容量问题，还有必要找到在64位操作系统上可运行的测试软件。

面临问题

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测试软件也面临着深亚微米工艺和频率不断提高所带来的新的测试问题。过去测试静态阻塞故障的ATPG测试模式已不再适用，在传统工具上添加功能模式却难以发现新的故障。较好的方式是，对过去的功能模式组进行分类以判断哪些故障无法检测，创建ATPG模式来捕获这些遗漏的故障类型。

随着设计容量的增大以及每个晶体管测试时间的缩短，为了找到与速度相关的问题并验证电路时序，必须采用同步测试方法。同步测试必须结合多种故障模型，包括瞬变模型、路径延迟和IDDQ。

业界一些公司认为，将阻塞故障、功能性故障以及瞬变/路径延迟故障结合起来也许是为有效的测试策略。对深亚微米芯片和高频率工作方式，瞬变和路径延迟测试则更为重要。